STA分析過(guò)程中，要兼顧runtime和精度的要求，在分析過(guò)程中，一開始用簡(jiǎn)單粗放的設(shè)置，做初步時(shí)序分析和時(shí)序收斂，當(dāng)時(shí)序修到一定程度，做特定的設(shè)置，針對(duì)特定的timing path，讓工具做具體分析，從而提升這些有violation timing path的更精確的分析。

PT在計(jì)算crosstalk，通過(guò)改變一些設(shè)置，提高精確度，提高 PTSI 準(zhǔn)確性

• 消除時(shí)鐘再收斂悲觀性（clock reconvergence pessimism，CRP）
• 選擇改進(jìn)的window對(duì)齊模式（通過(guò)timing window的設(shè)置，進(jìn)一步提升crosstalk計(jì)算精度）
• 執(zhí)行特定路徑的時(shí)序（PBA vs?CBA）

修改victim和aggressor網(wǎng)絡(luò)的選擇方式

檢查有crosstalk的網(wǎng)絡(luò)

消除時(shí)鐘再收斂悲觀性（clock reconvergence pessimism）

CRPR這里涉及兩個(gè)內(nèi)容?

• OCV derating
• crosstalk? topic

?OCV derating設(shè)置?

• global variation：通過(guò)corner形式體現(xiàn)。通過(guò)讀入不同PVT setting .lib文件來(lái)。global variation指die與die、wafer與wafer、lot與lot之間在生產(chǎn)工藝、供電電壓、溫度的不同所造成的cell的timing的差別。
• local variation：通過(guò)?OCV derating系數(shù)設(shè)置引入額外的margin。同一種類型 std cell在芯片中處于不同位置，由于工藝、所處位置的電壓和溫度的差別，造成同一種cell之間timing的不同。

launch path和capture path的OCV derating系數(shù)設(shè)置：

• launch path delay，采用OCV ，在計(jì)算setup的時(shí)候，考慮時(shí)序悲觀性，讓launch path延時(shí)越長(zhǎng)越悲觀，在計(jì)算整個(gè)launch path delay乘以大于1的 OCVderating系數(shù)。不同工藝設(shè)置的系數(shù)不一樣。例如，1.15x原始的launch path delay
• capture path delay，采用OCV ，在計(jì)算setup的時(shí)候，考慮時(shí)序悲觀性，讓capture path 延時(shí)越短越悲觀，在計(jì)算整個(gè)capture path 所有cell delay乘以小于1的OCV derating系數(shù)。不同工藝設(shè)置的系數(shù)不一樣。例如，0.9 x 原始的capture path delay

common path

clock 產(chǎn)生源頭開始，走launch path和capture path，總是會(huì)有一些common path

問(wèn)題：?

common path的cell，位置固定，某一時(shí)刻，OCV derating系數(shù)應(yīng)該是固定不變的。如果按照l(shuí)aunch path 和capture path 分別設(shè)置不同的OCV derating系數(shù)，對(duì)于common path的cell有些過(guò)于悲觀了。

解決：

需要去掉common path的cell上launch path 和capture path分別設(shè)置的OCV derating差值去掉。

工具計(jì)算方式：

• 計(jì)算launch path 和capture path，按照該有OCV derating系數(shù)計(jì)算
• 找到launch path 和capture path所有common path
• 減去common path上由于不同設(shè)置不同的OCV derating系數(shù)所產(chǎn)生的延時(shí)差

Clock Reconvergence Pessimism (CRP)

CRP = 到公共點(diǎn)的最晚到達(dá)時(shí)間 – 到公共點(diǎn)的最早到達(dá)時(shí)間

從 STA 中去除 CRP（Removal of CRP from STA (CRPR)）

• 默認(rèn)情況下，PrimeTime 不會(huì)刪除 CRP
• 執(zhí)行芯片內(nèi)變化時(shí)，將以下變量設(shè)置為true以從STA中刪除CRP

set timing_remove_clock_reconvergence_pessimism true

timing report中出現(xiàn)?CRPR是0的情況：

• 變量沒(méi)有打開，沒(méi)有enableCRPR的removal
• launch path 和capture path之間有沒(méi)有common path
• 有common path，也開了CRPR，沒(méi)有確定的回答，需要具體問(wèn)題具體分析具體分析，情況不是很多

CRPR考慮crosstalk?

common path上引入的crosstalk

工具處理方式：?

hold timing path 引入crosstalk的處理，可以通過(guò)CRPR remove

數(shù)據(jù)不能在時(shí)鐘到達(dá)之前發(fā)生變化，否則，時(shí)鐘采集不到數(shù)據(jù)。hold檢查同沿檢查?。

同沿檢查情況下，common path上的cell，launch path 和capture path受到的crosstalk影響是一樣的。common path上，由SI引起的的差別也會(huì)被remove掉。launch path引入的crosstalk記錄一次，capture path引入的crosstalk記錄一次，一共兩次，需要remove一次記錄。common path上 crosstalk，時(shí)序分析的時(shí)候還好，會(huì)刪掉 。

setup iming path 引入crosstalk的處理，不可以通過(guò)CRPRremove

信號(hào)在傳遞過(guò)程中，capture clock在經(jīng)過(guò)一個(gè)cycle之后，是否能夠采到信號(hào)。經(jīng)過(guò)一個(gè)cycle以后，判斷data delay和clock?delay之間關(guān)系。launch path在前一個(gè)沿上，capture path是經(jīng)過(guò)一個(gè)沿（即經(jīng)過(guò)一個(gè)cycle）傳過(guò)來(lái)。launch path和capture path不在同一沿。區(qū)別，aggressor有可能在前一個(gè)沿上同時(shí)翻轉(zhuǎn)，timing window overlap，對(duì)此產(chǎn)生crosstalk影響，信號(hào)下一個(gè)周期的沿來(lái)的時(shí)候，有可能不反轉(zhuǎn)，不產(chǎn)生crosstalk影響。在做setup分析的時(shí)候，common path上launch path和capture path所記錄的crosstalk不一樣，不能remove。common path 有比較大的crosstalk，會(huì)對(duì)setup分析有很大的影響。

僅當(dāng)檢查是零周期檢查（zero-cycle check，也即同沿檢查）時(shí)，CRPR 算法才會(huì)在launch和capture時(shí)鐘路徑的common path中消除crosstalk引起delay。?

在零周期檢查中，aggressor ?switching同時(shí)以相同的方式影響launch和capture信號(hào)。

以下是 CRPR 可能適用于串?dāng)_引起的延遲的一些情況：

標(biāo)準(zhǔn)hold檢查（同沿檢查）：

• 如在 2 分頻時(shí)鐘電路中，register的Q pin出來(lái)，反接一個(gè)inverter到D pin?，有hold check的時(shí)候，就是同沿檢查。
• 由于register的Q pin output和D pin input之間存在寄生電容，保持對(duì)crosstalk feedback的檢查
• multicycle設(shè)置為0的hold檢查，例如，在launch 和capture之間存在設(shè)計(jì)偏差，使用單個(gè)時(shí)鐘邊沿進(jìn)行l(wèi)aunch 和capture信號(hào)的電路。
• transparent latch的setup檢查（setup變成同沿檢查）（latch，電平觸發(fā)。高電平觸發(fā)，時(shí)鐘高電平這一段是導(dǎo)通的，把數(shù)據(jù)從D傳到Q。design中，出現(xiàn)兩個(gè)同沿（無(wú)論正沿還是負(fù)沿）觸發(fā)的latch級(jí)聯(lián)，同時(shí)導(dǎo)通，會(huì)造成，同沿觸發(fā)的latch，時(shí)序分析中做的是同沿setup檢查）

二分頻電路：?

transparent latch（ latch 級(jí)聯(lián)）

?同沿觸發(fā)，但是latch之間存在延時(shí)（例如100ps），怎么滿足時(shí)序要求。

timing borrow（借時(shí)序）

對(duì)于latch，只要是高電平，就是導(dǎo)通的，整個(gè)高電平的周期內(nèi)，都可以鎖存數(shù)據(jù)。?

前級(jí)發(fā)數(shù)據(jù)，同沿，對(duì)后一個(gè)latch向后delay100ps，在這里采集數(shù)據(jù)

disable timing borrow的方法，把latch當(dāng)作沿觸發(fā)的register做時(shí)序分析（PT工具里面有相關(guān)命令）

crosstalk分析方式

PrimeTime SI的victim 和?aggressor的timing window計(jì)算方式

精度和runtime之間的平衡會(huì)有不同的設(shè)置

命令:

set si_xtalk_delay_analysis_mode 

兩種選擇方式：

all_paths     //(default)all_path_edges

timing window：到達(dá)某個(gè)點(diǎn)最短和最長(zhǎng)時(shí)序路徑之差?

選用all_paths設(shè)置，只要aggressor window跟這個(gè)點(diǎn)上經(jīng)過(guò)不同路徑組成的大的timing window，只要overlap，不同路徑上的所有crosstalk都會(huì)做一個(gè)計(jì)算。

但是，最長(zhǎng)路徑的timing window和aggressor timing window沒(méi)有overlap，不需要做crosstalk計(jì)算。但是all_path是計(jì)算不同路徑上的所有crosstalk。這樣過(guò)于悲觀了。方法簡(jiǎn)單粗暴。計(jì)算快，但是精確度低。

選用all_path_edges設(shè)置，分別算。aggressor window跟最快的路徑的timing window有overlap就計(jì)算crosstalk，和最慢的路徑的timing window沒(méi)有overlap就不計(jì)算crosstalk。

?不同階段選擇不同的設(shè)置

簡(jiǎn)單粗放地報(bào)出整個(gè)design過(guò)程中，哪些路徑存在crosstalk影響：

使用 all_paths

• 想要準(zhǔn)確report哪些路徑有violation，哪些沒(méi)有

專注分析有crosstalk影響的timing path：

使用 all_paths_edges

• 專注于分析有violation的時(shí)序路徑
• 使用 ECO 迭代去關(guān)閉時(shí)序
• 結(jié)合PBA的分析
• 具有多個(gè)時(shí)鐘傳播或大delta

?執(zhí)行特定路徑的時(shí)序?

?Path Vs Graph

GBA（graph based analysis）：為了悲觀性的考慮，只記錄所有路徑傳遞過(guò)來(lái)的最差的transition。計(jì)算setup的時(shí)候只用這個(gè)最差的transition來(lái)計(jì)算所有路徑的delay。【數(shù)據(jù)量變小，計(jì)算非?？??！坑肎BA進(jìn)行大面積的時(shí)序收斂。

有些情況下過(guò)于悲觀（比如某個(gè)pin上的transition很小，這種計(jì)算延時(shí)工具提供PBA來(lái)計(jì)算）

PBA（path based analysis）：取每個(gè)cell timing arc上的具體的transition值來(lái)計(jì)算?！就耆揽繉?shí)際情況計(jì)算，計(jì)算準(zhǔn)確，但是runtime變得很慢】
先用GBA先粗略進(jìn)行時(shí)序分析，剩下的path不多，violation不大（跟工藝有關(guān)，到幾十p的時(shí)候）的時(shí)候使用PBA。看是否滿足時(shí)序要求。滿足時(shí)序要求可以去做timing signoff要求。

PBA分析，采用OCV derating，建議總的violation條數(shù)控制在5000條以下考慮。timing violation最好小于-100ps，在這個(gè)時(shí)候，基本滿足setup時(shí)序分析要求。violation條數(shù)大于1萬(wàn)條時(shí)，runtime很長(zhǎng)，通常需要一個(gè)小時(shí)以上分析完。violation條數(shù)過(guò)大，PBA之后也只是將violation降低，無(wú)法收斂。

??GBA和PBA的區(qū)別：Slew propagation（transition propagation）

AOCV：violation小于5000條，做PBA分析

POCV：GBA和PBA的timing差距在縮小，兩個(gè)run之后的延時(shí)信息基本不會(huì)有太大差別

?foundry廠，12nm以下采用PBA設(shè)置；28nm、40nm提供AOCV設(shè)置。

基于路徑的分析 （Path-Based Analysis，PBA）

?沿用戶指定的感興趣的時(shí)序路徑執(zhí)行特定于路徑的slew propagation。

沿感興趣的路徑傳播路徑正確的slew，忽略來(lái)自門側(cè)輸入的slew。

#default and recommendedset timing_slew_propagation_mode worst_slew# recalculate timing path using PBA user interface:report_timing -pba_mode path ...    //PBAget_timing_paths -pba_mode path ...# ORreport_timing -pba_mode exhaustive...    //PBAget_timing_paths -pba_mode exhaustive …

-pba_mode path ...//只對(duì)已經(jīng)報(bào)出來(lái)有timing violation的path，再去做PBA分析-pba_mode exhaustive ...//不管有沒(méi)有timing violation，只要給定一個(gè)點(diǎn)，就對(duì)其所有path進(jìn)行PBA分析//遍歷所有的timing path

report_timing  path//把整個(gè)timing path打印出來(lái)，包括startpoint和endpoint，common cell的點(diǎn)、groupget_timing    path//把得到的timing path做一個(gè)返回，返回?cái)?shù)據(jù)類型collecting（Synopsys工具里面的數(shù)據(jù)類型）